首頁(yè) > 期刊 > 自然科學(xué)與工程技術(shù) > 信息科技 > 電子信息科學(xué)綜合 > 微電子學(xué)與計(jì)算機(jī) > 適用于現(xiàn)場(chǎng)可編程門陣列I/O通道的可編程延時(shí)單元結(jié)構(gòu)設(shè)計(jì)方法研究 【正文】
適用于現(xiàn)場(chǎng)可編程門陣列I/O通道的可編程延時(shí)單元結(jié)構(gòu)設(shè)計(jì)方法研究
高麗江; 楊海鋼; 韋援豐; 李威 中國(guó)科學(xué)院電子學(xué)研究所; 北京100190; 中國(guó)科學(xué)院大學(xué); 北京100049; 中國(guó)科學(xué)院計(jì)算技術(shù)研究所; 北京100190
- 現(xiàn)場(chǎng)可編程門陣列
- 細(xì)調(diào)延時(shí)單元
- 粗調(diào)延時(shí)單元
- 輸入輸出通道
摘要：本文對(duì)FPGA芯片輸入輸出通道模塊的可編程延時(shí)單元設(shè)計(jì)方法進(jìn)行了研究,針對(duì)可編程延時(shí)單元所需的延時(shí)調(diào)整范圍廣、延時(shí)調(diào)整精度高、延時(shí)級(jí)數(shù)多的特性,提出了一種輸入輸出信號(hào)時(shí)序可調(diào)整的結(jié)構(gòu)設(shè)計(jì)方法,以滿足總線信號(hào)邊沿對(duì)齊或電路建立與保持時(shí)間的要求.所設(shè)計(jì)的延時(shí)鏈采用粗調(diào)延時(shí)單元與細(xì)調(diào)延時(shí)單元相結(jié)合的方式提高精度和覆蓋范圍,并在較少的控制向量下,實(shí)現(xiàn)了45級(jí)延時(shí).延時(shí)鏈延時(shí)步進(jìn)精度為100ps,延時(shí)最大值為4.58ns.其功耗和面積分別是傳統(tǒng)反相器鏈結(jié)構(gòu)延時(shí)單元的34.5%和55.9%.
- 現(xiàn)場(chǎng)可編程門陣列
- 細(xì)調(diào)延時(shí)單元
- 粗調(diào)延時(shí)單元
- 輸入輸出通道
摘要：本文對(duì)FPGA芯片輸入輸出通道模塊的可編程延時(shí)單元設(shè)計(jì)方法進(jìn)行了研究,針對(duì)可編程延時(shí)單元所需的延時(shí)調(diào)整范圍廣、延時(shí)調(diào)整精度高、延時(shí)級(jí)數(shù)多的特性,提出了一種輸入輸出信號(hào)時(shí)序可調(diào)整的結(jié)構(gòu)設(shè)計(jì)方法,以滿足總線信號(hào)邊沿對(duì)齊或電路建立與保持時(shí)間的要求.所設(shè)計(jì)的延時(shí)鏈采用粗調(diào)延時(shí)單元與細(xì)調(diào)延時(shí)單元相結(jié)合的方式提高精度和覆蓋范圍,并在較少的控制向量下,實(shí)現(xiàn)了45級(jí)延時(shí).延時(shí)鏈延時(shí)步進(jìn)精度為100ps,延時(shí)最大值為4.58ns.其功耗和面積分別是傳統(tǒng)反相器鏈結(jié)構(gòu)延時(shí)單元的34.5%和55.9%.
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微電子學(xué)與計(jì)算機(jī)
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